Справочник на термините

Глобален справочник на термините и съкращенията, използвани в учебните материали. Всеки термин е уникален — при двусмислие е добавена бележка.

A · B · C · D · E · F · G · H · I · J · K · L · M · N · O · P · Q · R · S · T · U · V · W · X · Y · Z · µ

---

A

Съкращение	Пълно наименование	Описание	Източници
ACPI	Advanced Configuration and Power Interface	Стандарт за управление на захранването и конфигурация	Системна архитектура
ADS#	Address Strobe	Сигнал от процесора, маркиращ валиден адрес и тип на цикъла на шината	Организация на шината
AHOLD	Address Hold	Сигнал, задържащ адресните изводи на процесора (при кеш-снифинг)	Организация на шината
ALU	Arithmetic Logic Unit	Целочислено аритметично-логическо устройство	Суперскаларни архитектури
APIC	Advanced Programmable Interrupt Controller	Разширен програмируем контролер на прекъсванията; заменя 8259A в многопроцесорни системи	SMP архитектури , Контролери на прекъсвания
AVL	Available	Бит в дескриптора, достъпен за ОС	Сегментация
AVX	Advanced Vector Extensions	256-битови SIMD разширения (Sandy Bridge, 2011)	Суперскаларни архитектури , Типове данни
AVX2	Advanced Vector Extensions 2	256-битови SIMD разширения с FMA (fused multiply-add); въведени с Haswell (2013)	Типове данни

B

Съкращение	Пълно наименование	Описание	Източници
BCD	Binary Coded Decimal	Двоично кодирано десетично число; x86 поддържа packed BCD и unpacked BCD формати	Типове данни
BE#	Byte Enable	Сигнали, указващи кои байтове са валидни в текущия шинен цикъл (BE0#–BE7#)	Организация на шината
BIOS	Basic Input/Output System	Базова входно-изходна система; инициализира хардуера при стартиране; заменена от UEFI	Системна архитектура
BLAST#	Burst Last	Сигнал, указващ последния цикъл от пакетно предаване	Организация на шината
BOFF#	Back Off	Принуждава процесора да освободи шината незабавно	Организация на шината
BRDY#	Burst Ready	Сигнал за готовност при пакетен (burst) шинен цикъл	Организация на шината
BREQ	Bus Request	Сигнал, с който процесорът или шинен мастер заявява нужда от шината; използван в DMA арбитража на Pentium шината	Организация на шината , Директен достъп до памет
BTB	Branch Target Buffer	Буфер за целеви адреси на преходи; компонент на динамичното предсказване	Суперскаларни архитектури

C

Съкращение	Пълно наименование	Описание	Източници
CAS	Column Address Strobe / Cascade	(1) Сигнал за DRAM адресиране; (2) Линии CAS0–CAS2 за каскадиране на 8259A	Контролери на прекъсвания
CISC	Complex Instruction Set Computer	Архитектура с разширен набор от инструкции (x86 е CISC)	Историческо развитие
CPL	Current Privilege Level	Текущото ниво на привилегия на изпълняваната програма (CS[1:0])	Защити
CR0	Control Register 0	Основен управляващ регистър с ключови битове: PE (бит 0) — включва защитен режим; PG (бит 31) — разрешава странициране; WP (бит 16) — ядрото не може да пише в read-only потребителски страници; CD (бит 30) — забранява вътрешен кеш; EM (бит 2) — емулация на FPU; TS (бит 3) — вдига се при всяко превключване на задача.	Системна архитектура , Сегментация , Странициране
CR0–CR4	Control Registers	Управляващи регистри; CR0 управлява PE, PG; CR3 = PDBR; CR4 управлява PAE, PSE	Системна архитектура , Странициране , Защити
CR2	Control Register 2 — Page Fault Linear Address	Съдържа линейния адрес, предизвикал последното странично нарушение (#PF). Обработчикът на страничната грешка чете CR2, за да установи коя виртуална страница е причинила нарушението, след което проверява флаговете в стековия error code за вид (четене/запис, потребител/ядро, present/not-present).	Системна архитектура , Странициране
CR3	Control Register 3 — Page Directory Base Register (PDBR)	Битове 31–12 съдържат физическия базов адрес на Page Directory (32-бит режим) или PML4 таблицата (64-бит режим); битове PCD (4) и PWT (3) управляват кеширането на самата структура. Всяко зареждане на CR3 — включително при хардуерно превключване на задачи — инвалидира TLB кеша, с изключение на глобалните страници при CR4.PGE=1.	Системна архитектура , Странициране , Управление на задачите
CR4	Control Register 4	Регистър за разширени архитектурни характеристики: VME (бит 0) — Virtual-8086 Mode Extensions; PSE (бит 4) — 4 MB и 2 MB Large Pages; PAE (бит 5) — 36-битов физически адрес (до 64 GB RAM); PGE (бит 7) — глобални страници, незасегнати от смяна на CR3; MCE (бит 6) — Machine Check Enable.	Системна архитектура , Странициране
CS	Code Segment register	Сегментен регистър за код; съдържа селектора на текущия кодов сегмент; битове CS[1:0] определят CPL. В 64-битов режим сегментирането е значително опростено, но CS все още носи CPL.	Програмен модел , Сегментация , Защити
CSP	Communicating Sequential Processes	Формален модел за паралелни изчисления, предложен от Хоар, при който процесите взаимодействат чрез синхронизирано предаване на съобщения по именувани канали. Използва се като теоретична основа на MPI и PVM.	Distributed-Memory Parallel Computers

D

Съкращение	Пълно наименование	Описание	Източници
DACK	DMA Acknowledge	Сигнал от DMA контролера към периферното устройство, потвърждаващ предоставен канал	Директен достъп до памет
DACK2#	DMA Acknowledge, Channel 2	Потвърждение от 8237A DMA контролера към устройството на канал 2; активно-ниско; исторически свързан с флопи дисковия контролер в PC/AT системи	Директен достъп до памет
DMA	Direct Memory Access	Пряк достъп до паметта без участие на процесора	Директен достъп до памет
DMI	Direct Media Interface	Последователна шина между процесор и чипсет (заменя FSB в Nehalem и по-нови)	Суперскаларни архитектури
DPL	Descriptor Privilege Level	Ниво на привилегия на сегмент/шлюз, записано в дескриптора	Сегментация , Защити
DRAM	Dynamic Random Access Memory	Динамична памет с произволен достъп; всеки бит се съхранява в кондензатор, изискващ периодично обновяване (refresh). По-бавна от SRAM, но с много по-висока плътност — използва се като основна системна памет.	Историческо развитие , Директен достъп до памет
DREQ	DMA Request	Заявка от периферно устройство към DMA контролера за предоставяне на шината	Директен достъп до памет
DREQ2	DMA Request, Channel 2	DMA заявка по канал 2 на 8237A контролера; исторически използван от флопи дисковия контролер. Каналите на 8237A имат фиксиран приоритет (0 е най-висок), а канал 2 е стандартно за FDC в PC/AT архитектурата.	Директен достъп до памет
DS	Data Segment register	Сегментен регистър за данни; по подразбиране използван при достъп до паметта от повечето инструкции (MOV, PUSH и др.). В 64-битов режим сегментирането е игнорирано за DS, ES и SS — базата е принудително нула.	Програмен модел , Сегментация

E

Съкращение	Пълно наименование	Описание	Източници
EAX	Extended Accumulator register	32-битов регистър-акумулатор; 64-битовото разширение е RAX. По конвенция съдържа върнатата стойност от функция (return value). Използван и за I/O инструкции (IN/OUT) и за умножение/деление.	Програмен модел
EBP	Extended Base Pointer	32-битов базов показалец на стека; RBP в 64-битов режим. Традиционно сочи към базата на текущия стеков фрейм и се използва за адресиране на локални променливи и параметри. В 64-битов режим използването му за frame pointer е незадължително.	Програмен модел
EBX	Extended Base register	32-битов базов регистър; RBX в 64-битов режим. В System V AMD64 ABI е callee-saved (запазва стойността си между извиквания на функции).	Програмен модел
ECX	Extended Counter register	32-битов брояч; RCX в 64-битов режим. Използван от REP/LOOP инструкции като брояч на повторения. В System V AMD64 ABI носи четвъртия целочислен аргумент (RCX); в Windows x64 ABI — първия.	Програмен модел
EDI	Extended Destination Index	32-битов индексен регистър за дестинация; RDI в 64-битов режим. Използван от стринговите инструкции (MOVS, STOS, SCAS) за адресиране на дестинационния операнд в ES сегмента.	Програмен модел
EDX	Extended Data register	32-битов регистър за данни; RDX в 64-битов режим. При 64-битово умножение (MUL/IMUL) и деление (DIV/IDIV) съдържа горната 32-битова половина на резултата. В System V AMD64 ABI носи третия целочислен аргумент.	Програмен модел
EFLAGS	Extended FLAGS register	32-битов регистър на флаговете; съдържа IF, DF, NT, TF и пр.	Програмен модел , Прекъсвания и изключения
EIP	Extended Instruction Pointer	32-битов указател към следващата инструкция; 64-битовото разширение е RIP	Програмен модел , Прекъсвания и изключения
EISA	Extended Industry Standard Architecture	32-битова системна шина за персонални компютри, въведена през 1988 г. като обратно съвместим с ISA промишлен стандарт. Пропускателна способност 33 MB/s.	CISC и RISC архитектури
EOI	End of Interrupt	Команда до APIC/8259A, сигнализираща края на обработката на прекъсване; необходима преди IRET	SMP архитектури , Контролери на прекъсвания
EOP#	End of Process	Сигнал, указващ края на DMA предаване	Директен достъп до памет
ES	Extra Segment register	Допълнителен сегментен регистър; по подразбиране използван от стринговите инструкции (MOVS, SCAS, STOS) за дестинационния операнд. В 64-битов режим базата е принудително нула.	Програмен модел , Сегментация
ESI	Extended Source Index	32-битов индексен регистър за източник; RSI в 64-битов режим. Използван от стринговите инструкции (MOVS, LODS, CMPS) за адресиране на изходния операнд в DS сегмента.	Програмен модел
ESP	Extended Stack Pointer	32-битов показалец на върха на стека; RSP в 64-битов режим. Автоматично се обновява от PUSH/POP, CALL/RET и ENTER/LEAVE. При прекъсване процесорът превключва ESP от SS към стека на ниво 0 (TSS.ESP0).	Програмен модел , Прекъсвания и изключения

F

Съкращение	Пълно наименование	Описание	Източници
FPGA	Field Programmable Gate Arrays	Реконфигурируема интегрална схема, чиято логика може да бъде програмирана след производство чрез LUT таблици и програмируеми interconnect матрици. Използва се за реализация на специализирани пресмятателни структури като систолични процесори.	Systolic Processors
FPU	Floating-Point Unit	Устройство за операции с плаваща запетая	Суперскаларни архитектури , Типове данни
FS	Extra Segment F (FS segment register)	Допълнителен сегментен регистър; в 64-битов режим базата се задава чрез MSR (IA32_FS_BASE) и се използва за Thread Local Storage (TLS) под Linux и Windows.	Програмен модел , Сегментация
FSB	Front Side Bus	Предна системна шина; свързва процесор с MCH/Northbridge (заменена от QPI/DMI)	Суперскаларни архитектури

G

Съкращение	Пълно наименование	Описание	Източници
GDT	Global Descriptor Table	Глобална дескрипторна таблица; обща за всички задачи в системата	Сегментация , Управление на задачите
GDTR	GDT Register	48-битов регистър (база 32b + лимит 16b), указващ местоположението на GDT	Сегментация
GPR	General-Purpose Registers	Регистри с общо предназначение (EAX–EDI / RAX–R15)	Програмен модел
GS	Extra Segment G (GS segment register)	Допълнителен сегментен регистър; в 64-битов режим базата се задава чрез MSR (IA32_GS_BASE / IA32_KERNEL_GS_BASE). Windows го използва за достъп до KPCR (Kernel Processor Control Region); Linux — за per-CPU данни в ядрото.	Програмен модел , Сегментация

H

Съкращение	Пълно наименование	Описание	Източници
HIT#	Cache Hit	Сигнал, указващ, че друг процесор притежава немодифициран ред в кеша	Организация на шината , SMP архитектури
HITM#	Hit Modified	Сигнал, указващ, че друг процесор притежава модифициран ред (изисква обратен запис)	Организация на шината , SMP архитектури
HLDA	Hold Acknowledge	Потвърждение от процесора, че е освободил шината (в отговор на HRQ)	Директен достъп до памет
HOLD	Hold Request (Bus Hold)	Заявка за управление на шината от друг шинен мастер	Организация на шината
HRQ	Hold Request (DMA)	Заявка от DMA контролера към процесора за освобождаване на шината	Директен достъп до памет
HTT	Hyper-Threading Technology	Симултанно многонишково изпълнение (SMT); 2 логически CPU от 1 физически	Суперскаларни архитектури

I

Съкращение	Пълно наименование	Описание	Източници
ICH	I/O Controller Hub	Южен мост (Southbridge) в традиционния чипсет; управлява USB, SATA, PCIe, LPC шината, AC'97 аудио и прекъсващата логика (8259A/IOAPIC). Свързан с MCH (Northbridge) чрез DMI. Заменен от Platform Controller Hub (PCH) в Sandy Bridge архитектурата.	Системна архитектура , Суперскаларни архитектури
ICR	Interrupt Command Register	Регистър в LAPIC за изпращане на Inter-Processor Interrupts (IPI)	SMP архитектури
ICW	Initialization Command Word	Инициализираща командна дума (ICW1–ICW4) за 8259A PIC	Контролери на прекъсвания
IDT	Interrupt Descriptor Table	Дескрипторна таблица на прекъсванията; съдържа шлюзове за вектори 0–255	Прекъсвания и изключения
IDTR	IDT Register	48-битов регистър, указващ местоположението на IDT	Прекъсвания и изключения
IEEE	Institute of Electrical and Electronics Engineers	Организация, дефинираща стандарти; IEEE 754 е стандартът за числа с плаваща запетая	Типове данни
IF	Interrupt Flag	Бит 9 в EFLAGS; IF=1 → маскируемите прекъсвания (INTR) са разрешени и ще бъдат доставени; IF=0 → маскирани. Управлява се с инструкциите STI (IF←1) и CLI (IF←0), а също косвено чрез POPF и IRET. Не засяга NMI и изключения.	Системна архитектура , Прекъсвания и изключения
IFU	Instruction Fetch Unit	Устройство за извличане на инструкции от кеша	Суперскаларни архитектури
IMC	Integrated Memory Controller	Вграден контролер на паметта в процесора (от Nehalem/Sandy Bridge нагоре)	Суперскаларни архитектури
IMR	Interrupt Mask Register	Регистър на маската на прекъсванията в 8259A; маскира отделни IRQ линии	Контролери на прекъсвания
INTA	Interrupt Acknowledge	Цикъл за потвърждаване на прекъсване; два последователни цикъла с 4 такта помежду	Организация на шината , Контролери на прекъсвания
INTR	Interrupt Request	Маскируем вход за прекъсване на процесора	Прекъсвания и изключения
IOAPIC	I/O Advanced Programmable Interrupt Controller	Компонент на APIC системата, приемащ IRQ линии от периферни устройства и разпределящ ги към LAPIC	SMP архитектури
IOPL	I/O Privilege Level	Битове EFLAGS[13:12]; минималното CPL за изпълнение на привилегировани I/O инструкции	Системна архитектура
IPI	Inter-Processor Interrupt	Прекъсване, изпратено от един CPU до друг чрез APIC	SMP архитектури
IRQ	Interrupt Request	Заявка за прекъсване от периферно устройство	Контролери на прекъсвания
IRR	Interrupt Request Register	Регистър за заявки за прекъсвания в 8259A; защелква входящи IRQ сигнали	Контролери на прекъсвания
ISA	Industry Standard Architecture	16-битова системна шина; стандарт за разширителни карти в IBM PC/AT системи. Честота 8 MHz, максимален трансфер ~16 MB/s, 24-битово адресно пространство (16 MB). Наследник на 8-битовата XT шина; заменена от PCI за по-бързи устройства.	Организация на шината
ISR	Interrupt Service Register	Регистър за обслужване на прекъсвания в 8259A; отбелязва текущо обработваното IRQ	Контролери на прекъсвания
IST	Interrupt Stack Table	Таблица с 7 стека за прекъсвания в 64-битовия TSS (Long Mode)	Прекъсвания и изключения , Управление на задачите
IU	Integer Unit	Целочислено изпълнително устройство	Суперскаларни архитектури

J

Съкращение	Пълно наименование	Описание	Източници
JPU	Jump Prediction Unit	Устройство за проверка на предсказани преходи в P6	Суперскаларни архитектури

K

Съкращение	Пълно наименование	Описание	Източници
KEN#	Cache Enable	Сигнал, разрешаващ кеширане на текущия шинен цикъл	Организация на шината

L

Съкращение	Пълно наименование	Описание	Източници
LAPIC	Local Advanced Programmable Interrupt Controller	Локален APIC контролер, вграден в CPU кристала	SMP архитектури
LDT	Local Descriptor Table	Локална дескрипторна таблица; специфична за отделна задача	Сегментация , Управление на задачите
LDTR	LDT Register	16-битов регистър (+ 64-битов кеш), указващ LDT на текущата задача	Сегментация
LLC	Last-Level Cache	Последно ниво на кеша (обикновено L3), споделено между всички ядра	Суперскаларни архитектури
LOCK#	Bus Lock	Сигнал от процесора, заключващ шината за продължителността на атомарна read-modify-write операция. Активира се автоматично от XCHG (при операнд в памет) или с LOCK префикс пред инструкции като ADD, AND, CMPXCHG, OR, XOR. Никой друг шинен мастер не може да придобие шината, докато LOCK# е активен.	Организация на шината
LVT	Local Vector Table	Таблица в LAPIC с 6 регистъра; конфигурира обработката на локални прекъсвания (timer, thermal, LINT0/LINT1)	SMP архитектури

M

Съкращение	Пълно наименование	Описание	Източници
MCA	Micro Channel Architecture	32-битова системна шина за персонални компютри, въведена от IBM през 1987 г. като наследник на ISA. Несъвместима с ISA периферни модули.	CISC и RISC архитектури
MCH	Memory Controller Hub	Северен мост (Northbridge) в традиционния чипсет; съдържа контролер на паметта; заменен от IMC в Nehalem	Суперскаларни архитектури
MESI	Modified/Exclusive/Shared/Invalid	Протокол за съгласуваност на кешовете при SMP системи	SMP архитектури
MIMD	Multiple Instruction Stream, Multiple Data Stream	Клас от таксономията на Флин, при който множество независими процесори изпълняват различни програми върху различни данни едновременно. Включва всички форми на мултипроцесорни конфигурации — от обединени работни станции до матрици от процесори, комуникиращи чрез обща памет или предаване на съобщения.	Въведение в дисциплината , Въведение в паралелната обработка , Матрични (SIMD) процесори , Систолични процесори , Комуникационни мрежи
MISD	Multiple Instruction Stream, Single Data Stream	Клас от таксономията на Флин, при който множество потоци от команди обработват един поток данни. Практическото приложение е ограничено; конвейерната архитектура може условно да се отнесе тук, но по-естествено принадлежи към SIMD.	Въведение в дисциплината , Въведение в паралелната обработка
MMP	Massively Multi Processors	Слабо свързана паралелна система с разпределена памет — всеки процесор разполага с локална памет, до която останалите имат непряк и по-бавен достъп. Броят на процесорите варира от стотици до хиляди; единственият начин за програмиране е чрез обмен на съобщения (PVM, MPI). Подходящи предимно за алгоритми с груб паралелизъм. Представители: Intel iPSC, IBM Scalable Power Parallel System, NCUBE, Connection Machine.	Компютри с разпределена памет
MMX	MultiMedia eXtensions	64-битови SIMD регистри (MM0–MM7) за целочислени операции (Pentium MMX, 1997)	Типове данни
MPI	Message-Passing Interface	Стандартизиран протокол и програмна библиотека за обмен на съобщения между процеси в разпределени паметови паралелни компютри. Поддържа point-to-point и колективни комуникационни операции.	Distributed-Memory Parallel Computers
MS	Microcode Sequencer (MIS)	Устройство за генериране на µops от микрокод при сложни инструкции	Суперскаларни архитектури
MSR	Model-Specific Register	64-разредни регистри, специфични за модела процесор; достъп чрез RDMSR/WRMSR на ниво 0	Системна архитектура
MTRR	Memory Type Range Registers	MSR-регистри, дефиниращи типа на кеширане (WB, WT, UC) за физически адресни диапазони	Системна архитектура , SMP архитектури

N

Съкращение	Пълно наименование	Описание	Източници
NMI	Non-Maskable Interrupt	Немаскируемо прекъсване; вектор 2; не се блокира с CLI	Прекъсвания и изключения
NT	Nested Task	Флаг в EFLAGS; NT=1 показва вложена задача; IRET с NT=1 → превключване на задача	Управление на задачите
NUMA	Non Uniform Memory Access	Архитектура на паралелен компютър, при която времето за достъп до памет зависи от физическото разстояние между процесора и паметовия модул. Всеки процесор разполага с локална памет, а достъпът до отдалечена памет е по-бавен.	Distributed-Memory Parallel Computers

O

Съкращение	Пълно наименование	Описание	Източници
OCW	Operation Command Word	Оперативна командна дума (OCW1–OCW3) за управление на 8259A след инициализация	Контролери на прекъсвания
OF	Overflow Flag	Флаг за препълване в EFLAGS; OF=1 когато резултатът от знакова аритметична операция излиза извън диапазона за дадения тип данни (напр. при събиране на два положителни числа се получава отрицателен резултат). Използван от Jo/Jno условни преходи.	Системна архитектура , Програмен модел
OoO	Out-of-Order (execution)	Извън-редно изпълнение на инструкции; оптимизира използването на изпълнителните устройства	Суперскаларни архитектури

P

Съкращение	Пълно наименование	Описание	Източници
PAE	Physical Address Extension	Разширение на физическия адрес до 36 бита (от Pentium Pro)	Странициране
PC/AT	IBM Personal Computer/Advanced Technology	Компютърна платформа, представена от IBM през 1984 г. с 80286 процесор и 16-битова ISA шина. Архитектурният стандарт на PC/AT — I/O портове, IRQ разпределение, DMA канали и BIOS интерфейс — е запазен съвместим и в съвременните x86 системи.	Историческо развитие , Организация на шината
PCD	Page Cache Disable	Бит в PTE/PDE или CR3; забранява кеширане на страницата	Странициране , Организация на шината
PCI	Peripheral Component Interconnect	32/64-битова локална шина с честота 33/66 MHz и пропускателна способност до 133/266 MB/s. Заменя ISA за разширителни карти (видео, мрежа, SCSI); поддържа bus mastering и plug-and-play. Предшественик на PCI Express (PCIe).	Организация на шината , Суперскаларни архитектури
PDE	Page Directory Entry	Запис в Page Directory; указва Page Table или 4 MB физическа страница	Странициране
PDPT	Page Directory Pointer Table	Трето ниво на PAE и Long Mode странициране (4 записа при PAE, 512 при Long Mode)	Странициране
PIC	Programmable Interrupt Controller	Програмируем контролер на прекъсванията (Intel 8259A)	Контролери на прекъсвания
PLOCK#	Pseudo-Lock	Псевдозаключване при i486 за предавания > 32 бита	Организация на шината
PML4	Page Map Level 4	Четвърто ниво на таблицата за странициране в Long Mode (512 × 8B записа)	Странициране
Previous Task Link	Previous Task Link (TSS поле)	16-битово поле в началото на TSS; при хардуерно превключване на задача процесорът записва тук селектора на TSS на прекъснатата задача. Когато NT=1 в EFLAGS, инструкцията IRET използва това поле, за да се върне към предишната задача.	Управление на задачите
PSE	Page Size Extension	CR4[4]; разрешава 4 MB (32-bit) или 2 MB (PAE) Large Pages	Странициране
PTE	Page Table Entry	Запис в Page Table; указва физическия адрес на 4 KB страница и флагове	Странициране
PVM	Parallel Virtual Machine	Система за предаване на съобщения, която позволява разнородни компютри в мрежа да функционират като единна паралелна машина. Предшественик на MPI стандарта.	Distributed-Memory Parallel Computers
PWT	Page Write-Through	Бит в PTE/PDE; задава Write-Through кеширане на страницата	Странициране , Организация на шината

Q

Съкращение	Пълно наименование	Описание	Източници
QPI	QuickPath Interconnect	Последователна точка-до-точка шина, заменяща FSB в Nehalem (2008)	Суперскаларни архитектури

R

Съкращение	Пълно наименование	Описание	Източници
RAM	Random Access Memory	Памет с произволен достъп; всяка клетка е достъпна за четене и запис за константно (O(1)) време независимо от адреса. Термин, обхващащ SRAM (статична) и DRAM (динамична); в разговорна употреба обикновено означава основната системна DRAM памет.	Историческо развитие
RAT	Register Alias Table	Таблица за преименуване на архитектурни регистри към физически (P6)	Суперскаларни архитектури
RDY#	Ready	Сигнал от паметта/ВУ за готовност при непакетен цикъл	Организация на шината
RFLAGS	64-bit FLAGS Register (Long Mode)	64-битово разширение на EFLAGS; битове 32–63 запазени; RF, VM, NT са само в 32-bit форма	Програмен модел , Системна архитектура
RISC	Reduced Instruction Set Computer	Архитектура с опростен набор от инструкции (вътрешното ядро на P6 е RISC)	Историческо развитие , Суперскаларни архитектури
ROB	Reorder Buffer	Пул на инструкциите; позволява извън-редно изпълнение и в-ред завършване	Суперскаларни архитектури
RPL	Requested Privilege Level	Заявено ниво на привилегия в сегментния селектор (битове 1:0)	Сегментация , Защити
RS	Reservation Station	Буфер, съхраняващ µops, чакащи за операнди; управлява OoO изпълнение	Суперскаларни архитектури
RSB	Return Stack Buffer	Буфер за предсказване на адреси при RET инструкции	Суперскаларни архитектури

S

Съкращение	Пълно наименование	Описание	Източници
SF	Sign Flag	Флаг за знак в EFLAGS; SF е копие на старшия (знаков) бит на резултата от аритметична или логическа операция. SF=1 означава отрицателен резултат при знакова интерпретация. Използван от Js/Jns условни преходи.	Системна архитектура , Програмен модел
SIB	Scale-Index-Base byte	Байт от формата на инструкцията след ModR/M; Scale (×1/2/4/8), Index и Base регистри	Програмен модел
SIMD	Single Instruction, Multiple Data	Един такт обработва множество данни паралелно (MMX, SSE, AVX)	Типове данни
SISD	Single Instruction Stream, Single Data Stream	Класическият фон Ноймански компютър с едно управляващо устройство и едно изпълнително. Всяка команда обработва един елемент данни — основата на традиционните последователни процесори. Един от четирите класа от таксономията на Флин (1966).	Въведение в дисциплината , Въведение в паралелната обработка
SMI#	System Management Interrupt	Прекъсване за системно управление (преминаване в SMM режим)	Организация на шината
SMM	System Management Mode	Специален режим за управление на захранването и хардуерни функции	Системна архитектура
SMP	Symmetric Multi-Processing	Симетрична многопроцесорна архитектура; всички CPU споделят памет и APIC	SMP архитектури
SMT	Simultaneous Multi-Threading	Симултанно многонишково изпълнение (Intel го наименова HTT)	Суперскаларни архитектури
SPMD	Single Program Multiple Data	Програмен модел за MMP компютри, при който всички процесори изпълняват една и съща програма, но върху различни подмножества от данните. Вариант на MIMD, опростяващ разпределението на задачите.	Distributed-Memory Parallel Computers
SS	Stack Segment register	Сегментен регистър за стека; неявно използван при PUSH, POP, CALL, RET и при всеки достъп чрез ESP/EBP. При превключване към по-привилегировано ниво (прекъсване) SS и ESP се заменят с SS0/ESP0 от TSS.	Програмен модел , Прекъсвания и изключения
SSE	Streaming SIMD Extensions	128-битови SIMD регистри (XMM0–XMM15) за плаваща запетая (Pentium III, 1999)	Типове данни
SSE2	Streaming SIMD Extensions 2	128-битови целочислени SIMD + double-precision FP; въведени с Pentium 4 (2001)	Историческо развитие , Типове данни
SSE3	Streaming SIMD Extensions 3	Добавя LDDQU, ADDSUBPS/PD, HADDPS/PD; въведен с Prescott (2004)	Типове данни
SSE4	Streaming SIMD Extensions 4.x	SSE4.1 (Penryn, 2007): BLENDPS, MPSADBW; SSE4.2 (Nehalem, 2008): CRC32, PCMPISTRI	Типове данни

T

Съкращение	Пълно наименование	Описание	Източници
TF	Trap Flag	Бит 8 в EFLAGS; TF=1 → след изпълнението на всяка инструкция процесорът генерира #DB (Debug Exception, вектор 1). Използван от дебъгери за едностъпково трасиране. TF се изчиства автоматично при влизане в interrupt handler, за да се предотврати трасиране на самия handler.	Системна архитектура , Прекъсвания и изключения
TI	Table Indicator	Бит 2 на сегментния селектор; TI=0 → GDT; TI=1 → LDT	Сегментация
TLB	Translation Lookaside Buffer	Кеш за резултатите от страничната трансформация	Странициране
TPR	Task Priority Register	Регистър в LAPIC; прекъсвания с вектор ≤ TPR се маскират за текущото ядро	SMP архитектури , Контролери на прекъсвания
TR	Task Register	Регистър, чийто видим 16-битов селектор указва TSS на текущата задача	Управление на задачите
TSS	Task State Segment	Сегмент за съхранение на контекста на задача (регистри, стекове, LDT, CR3)	Управление на задачите
TSX	Transactional Synchronization Extensions	Хардуерна транзакционна памет (Skylake)	Суперскаларни архитектури

U

Съкращение	Пълно наименование	Описание	Източници
UEFI	Unified Extensible Firmware Interface	Наследник на BIOS; модерен фърмуерен интерфейс	Системна архитектура
UMA	Uniform Memory Access	Модел на паметта при SMP архитектурите, при който всички процесори имат еднакво (симетрично) време за достъп до споделената памет. Противопоставя се на NUMA.	Distributed-Memory Parallel Computers

V

Съкращение	Пълно наименование	Описание	Източници
VESA	Video Electronics Standards Association	Индустриална асоциация, стандартизираща видео и дисплейни интерфейси за персонални компютри. Издала спецификацията на локалната шина VL-Bus (1992 г.).	CISC и RISC архитектури
VEX	Vector Extension prefix	Префикс на инструкциите за AVX/AVX2 (заменя REX + legacy SSE prefix)	Типове данни
VL-Bus	VESA Local Bus	32-битова локална шина за персонални компютри, обявена от VESA през 1992 г. с пропускателна способност 133 MB/s. Слотовете VL-Bus се използват съвместно с ISA или EISA слотове.	CISC и RISC архитектури
VLSI	Very Large Scale Integration	Технология за производство на интегрални схеми с над 10 000 транзистора на чип. Позволява реализацията на сложни микропроцесори, памети и специализирани процесори върху единичен кристал.	Introduction , Parallel Processing , Systolic Processors
VM	Virtual 8086 Mode Flag (EFLAGS.VM)	Бит 17 в EFLAGS; VM=1 → процесорът превключва в режим Virtual-8086 (подрежим на защитения режим), позволявайки изпълнение на 8086 програми в защитена среда. Задава се при зареждане на EFLAGS чрез IRET или POPF. Изчиства се при всяко прекъсване или изключение.	Системна архитектура , Управление на задачите

W

Съкращение	Пълно наименование	Описание	Източници
WB/WT#	Write Back / Write Through	Сигнал, задаващ метода на кеширане за текущия шинен цикъл	Организация на шината

X

Съкращение	Пълно наименование	Описание	Източници
XD/NX	Execute Disable / No-Execute	Бит в PTE; забранява изпълнение на код от страницата (защита от buffer-overflow атаки)	Странициране , Защити
XMM	XMM registers	128-битови SIMD регистри (XMM0–XMM15) за SSE/SSE2/SSE4	Типове данни

Y

Съкращение	Пълно наименование	Описание	Източници
YMM	YMM registers	256-битови SIMD регистри (YMM0–YMM15) за AVX/AVX2	Типове данни

Z

Съкращение	Пълно наименование	Описание	Източници
ZF	Zero Flag	Бит 6 в EFLAGS; ZF=1 когато резултатът от последната аритметична или логическа операция е нула. Основа за условните преходи JZ/JE (ZF=1) и JNZ/JNE (ZF=0). Вдига се и от CMP и TEST без записване на резултат.	Системна архитектура , Програмен модел
ZMM	ZMM registers	512-битови SIMD регистри (ZMM0–ZMM31) за AVX-512	Типове данни

µ

Съкращение	Пълно наименование	Описание	Източници
µop	Micro-operation	Вътрешна RISC-подобна операция, в която декодерите разбиват CISC инструкции	Суперскаларни архитектури

---

Справочникът обхваща термините от всички предмети. При несъответствие — меродавен е текстът на съответната глава.