Микропроцесорни системи

Теми

Архитектура на процесора

Историческо развитие на x86, суперскаларни архитектури — P6, NetBurst, Hyper-Threading, Sandy Bridge, Skylake

Типове данни и програмиране

Целочислени типове, IEEE 754 плаваща запетая, SIMD (MMX/SSE/AVX), програмен модел и система команди

Управление на паметта

Сегментация (GDT/LDT/IDT), странициране (32-bit, PAE, 4-level Long Mode), защити и нива на привилегия

Мултипроцесорни системи

SMP архитектури, MESI протокол, APIC, DMA (8237A), контролери на прекъсвания (8259A)

---

Конспект

Глава I — Историческо развитие на 32- и 64-разрядните x86 микропроцесори на Intel

Глава II — Суперскаларни микроархитектури на някои от x86 процесорите на Intel

1. Фамилия P6: Вътрешна структура и организация на Pentium II
2. Архитектура NetBurst: Pentium 4
3. Технология Hyper-Threading
4. Многоядрени архитектури: Core, Core2, Nehalem, Sandy Bridge, Skylake

Глава III — Типове данни при 32- и 64-разрядните x86 микропроцесори

1. Основни и числови типове данни. Разложение на данните в паметта
2. Указатели, полета и стрингове
3. SIMD пакетирани типове данни
4. BCD типове данни и числа с плаваща запетая

Глава IV — Програмен модел и система команди на x86 микропроцесорите

1. Програмен модел. Регистри с общо предназначение
2. Система команди. Общ формат на една x86 команда
3. Основни групи x86 команди
4. Организация на адресното пространство в 32- и 64-битов режим. Линейни и физически адреси

Глава V — Системна архитектура на x86 микропроцесорите

1. Режими на работа
2. Флагове и полета в EFLAGS (RFLAGS)
3. Управляващи регистри, регистри за управление на паметта и команди за работа с тях
4. Видове системни данни структури

Глава VI — Управление на паметта в защитен режим при x86 микропроцесорите: Сегментация

1. Общи принципи за управлението на паметта
2. Физическо адресно пространство в 32- и 64-битов режим
3. Структури за сегментация: сегменти, сегментни дескриптори, дескрипторни таблици и селектори
4. Регистри за управление на паметта
5. Транслиране на логически в линеен адрес
6. Сегментни модели на паметта

Глава VII — Управление на паметта в защитен режим при x86 микропроцесорите: Странициране

1. Режими на странициране при x86-64 микропроцесорите
2. Йерархични структури за странициране
3. 32-битово странициране
4. PAE странициране
5. Странициране на 4 нива

Глава VIII — Защити при 32- и 64-разрядните x86 микропроцесори

1. Нива на привилегии. Полета и флагове за защити при сегментация и странициране
2. Защити при пряк достъп до сегменти
3. Защити при косвен достъп до сегменти чрез шлюзове
4. Защити при достъп до страници

Глава IX — Прекъсвания и изключения при x86 микропроцесорите

1. Видове прекъсвания и изключения. Вектори
2. Източници на прекъсвания. Приоритети
3. Системни структури за обработка на прекъсвания и изключения
4. Формати на шлюзове в 32- и 64-битов режим
5. Обслужване на прекъсвания и изключения в 32- и 64-битов режим
6. Превключване на стековете при обработка на прекъсвания

Глава X — Управление на задачите при 32- и 64-разрядните x86 микропроцесори

1. Задача в защитен 32-битов режим — същност и структура
2. Състояние на задача в 32-битов режим
3. Данови структури за управление на задачи в 32-битов режим: TSS, TR, дескриптори и шлюзове
4. Превключване на задачи в 32-битов режим. Вложени задачи
5. Разполагане на задачите в паметта
6. Управление на задачите в 64-битов режим, TSS и дескриптор на TSS

Глава XI — Организация на шината при някои x86 микропроцесори

1. Шинен интерфейс. Основни понятия
2. Особености на шината при i486 и Pentium I. Групи цикли
3. Функционални групи сигнали при i486 и Pentium I
4. Видове цикли за четене и запис

Глава XII — Директен достъп до паметта

1. DMA контролер тип 8237. Вътрешна структура
2. Сигнали и режими на работа на 8237
3. Времедиаграма на DMA трансфер чрез 8237

Глава XIII — Средства за изграждане на SMP мултипроцесорни системи

1. Общо за управлението в SMP системите
2. Заключване на шината
3. Сериализиращи средства
4. APIC: принципи, комуникация и основни функции, използвани при изграждане на SMP системи
5. Съгласуваност на кеш паметите на процесорите в една SMP система

Глава XIV — Контролери за прекъсвания I8259A и APIC

1. Цикъл за потвърждаване на външно прекъсване
2. Контролер I8259A: предназначение, блокова схема, сигнали и принцип на работа
3. Структура и функциониране на локален APIC